최상의 답변
그럴까요? 예 : 이미 R & D에 그러한 트랜지스터가있을 가능성이 높습니다.
이러한 트랜지스터를 상용 설계에서 볼 수 있을까요? 아마도 그렇지 않을 것입니다.
최첨단 노드에서 칩을 개발하는 데 드는 비용은 해가 갈수록 치 솟고 있습니다. 첨단 칩을 개발하려면 개발 비용을 충당 할 수있는 충분한 양이 있어야합니다. 그리고 이것은 이미 문제입니다. 오늘날에는 대기업 (Intel, AMD, Qualcomm, Nvidia 등)만이 이러한 노드에 칩을 구축 할 여력이 있습니다. 이 문제는 더욱 악화 될뿐입니다.
Extremetech의 이미지 : As Chip 설계 비용 급증, 3nm 공정 노드가 위험에 처해 있습니다
소규모 회사는 이전 노드로 강등됩니다. 업계의 상당 부분이 28nm 노드를 사용하는 이유는 성숙하고 상대적으로 저렴합니다. 65nm와 130nm에 대한 수요도 여전히 상당히 많습니다. 그리고 공정 개선이 점점 더 얇아지면서 조만간 가치가 없을 것입니다.
반도체 제조 회사는 믿을 수 없을 정도로 복잡한 제조 기술과 트랜지스터 구조를 추구하고 있습니다. EUV는 향후 193nm 리소그래피를 대체 할 것입니다. FinFET는 게이트 올 어라운드 트랜지스터 (수평 / 수직 나노 와이어, 스택 FET, 보완 FET)로 대체됩니다. 그러나 이러한 기술 중 어느 것도 저렴한 기술은 없습니다.
개발 비용이 치 솟고 개선 사항이 점점 줄어들면서 Intel과 같은 회사도 중단됩니다. 더 작은 트랜지스터를 추구합니다. 많은 사람들은 이것이 3nm 노드에서 일어날 것이라고 예측합니다. 어떤 사람들은 5nm가 끝이 될 것이라고 말합니다 (FinFET의 증기가 다 떨어지면). 다른 사람들은 우리가 3nm를 지나서 sub-nm 범위로 내려갈 것이라고 말합니다 (믿기 어렵습니다).
한 가지는 확실합니다. 상용 트랜지스터 스케일링은 물리적 한계 때문에 끝나지 않을 것입니다. . 그것은 경제적 현실 때문에 끝날 것입니다. 인텔조차 무한한 주머니를 가지고 있지 않습니다.
이것이 무어의 법칙이 끝나는 방식입니다. 쾅하는 소리가 아니라 윙윙 거리는 소리를냅니다.
답변
실리콘 원자의 직경은 약 0.2 나노 미터이고 전도성 런 (와이어)은 일반적으로 그 원자로 만들어집니다. 크기, 1 나노 미터 실행은 약간 너무 작습니다. 그런 와이어를 만들 수 없다는 것은 아닙니다.하지만 현대적인 크기의 CPU에는 수십억 개의 와이어가있을 것이며, 아마도 총 길이는 수십 킬로미터 일 것입니다. 그리고 이러한 와이어의 작은 부분이 고장날 수있는 통계적 가능성은 훨씬 높아질 것입니다. 더 크게.